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我們可采用多種不同方法來構(gòu)建模數(shù)轉(zhuǎn)換器(ADC)。最常見的ADC架構(gòu)包括閃存、斜坡(Ramp)以及逐次逼近等。

閃存轉(zhuǎn)換器以速度快著稱，其使用一系列可擴(kuò)展的模擬比較器對(duì)輸入電壓和參考電壓進(jìn)行比較；ADC利用這些比較器的輸出來確定數(shù)字代碼。

斜坡轉(zhuǎn)換器可利用連接至DAC且可自由運(yùn)行的計(jì)數(shù)器，對(duì)DAC輸出/輸入電壓進(jìn)行比較。當(dāng)二者相等時(shí)，保持計(jì)數(shù)不變。

逐次逼近轉(zhuǎn)換器(SAR)是斜坡轉(zhuǎn)換器的另一種形式，其可利用DAC和比較器來處理模擬輸入信號(hào)。但SAR轉(zhuǎn)換器并非執(zhí)行累計(jì)計(jì)數(shù)，而是通過判斷計(jì)數(shù)的模擬表示是否高于或低于輸入信號(hào)，并采用試錯(cuò)法(trial-and-error)來確定數(shù)字代碼。

當(dāng)然，數(shù)模轉(zhuǎn)換器(DAC)也可以采用若干種方法來實(shí)現(xiàn)，最常見的DAC架構(gòu)方法包括二進(jìn)制加權(quán)、R-2R梯形網(wǎng)絡(luò)、脈寬調(diào)制。

二進(jìn)制加權(quán)轉(zhuǎn)換器是速度最快的DAC架構(gòu)之一。這些器件可將各邏輯比特的不同轉(zhuǎn)換結(jié)果進(jìn)行匯總。例如，電阻DAC將根據(jù)電流代碼來導(dǎo)通或切斷這些電阻。

R-2R梯形轉(zhuǎn)換器采用阻值為R-2R的級(jí)聯(lián)電阻結(jié)構(gòu)。由于可以輕松生成并匹配高精度電阻，因而這類DAC的精度比二進(jìn)制加權(quán)轉(zhuǎn)換器更高。

脈寬調(diào)制(PWM)是最簡(jiǎn)單的DAC結(jié)構(gòu)類型，可通過簡(jiǎn)單的低通模擬濾波器傳遞脈寬調(diào)制波形。這些器件通常應(yīng)用于電機(jī)控制領(lǐng)域，但它們也可作為Σ-Δ轉(zhuǎn)換器的基礎(chǔ)。

眾多專家級(jí)器件的制造商已成功開發(fā)其自有的內(nèi)部轉(zhuǎn)換架構(gòu)，可根據(jù)用途盡可能提供適用于特定領(lǐng)域的最佳性能。每種器件在轉(zhuǎn)換速度、精度以及分辨率方面都各具優(yōu)劣勢(shì)。在選擇FPGA時(shí)，您需要考慮I/O數(shù)量、所支持的I/O標(biāo)準(zhǔn)、時(shí)鐘管理、邏輯資源和存儲(chǔ)器，以及其它與器件類型相關(guān)的具體參數(shù)：最高采樣頻率、信噪比(SNR)、無雜散動(dòng)態(tài)范圍(SFDR)以及有效位數(shù)(ENOB)等。

采樣頻率是ADC能夠數(shù)字化輸入信號(hào)的最高速率。

信噪比（SNR)表示信號(hào)與噪聲電平的比值，與輸入信號(hào)無關(guān)。用戶可以利用以下公式來確定SNR的理論值（其中n表示分辨率。該方程適用于滿量程正弦波。）：

SNR=（6.02n+1.76）dB

在系統(tǒng)測(cè)試過程中，用戶可首先對(duì)輸出信號(hào)執(zhí)行快速傅里葉變換(FFT)，然后測(cè)量輸入信號(hào)與本底噪聲的比值，這樣即可確定實(shí)際的SNR值。

SFDR表示輸入信號(hào)與下一個(gè)最高峰值（通常為基諧波）的比值。通常SFDR用dBc（相對(duì)于載波的分貝）來表示，會(huì)隨著輸入信號(hào)功率的降低而相應(yīng)減小。

通過使用快速傅立葉變換（FFT）算法來計(jì)算離散傅立葉變換（DFT），制造商可以測(cè)量ADC模塊的SINAD（即ADC的信噪失真比），并用以下公式來計(jì)算有效位數(shù)（ENOB），以此來更真實(shí)表征ADC模塊總體性能的規(guī)格參數(shù)。

ENOB=（SINAD-1.76）/ 6.02 dB

頻譜混疊

為確保正確地轉(zhuǎn)換或量化信號(hào)，用戶在實(shí)現(xiàn)系統(tǒng)時(shí)還必須了解奈奎斯特準(zhǔn)則。正如前文所提到的：采樣頻率至少應(yīng)為該信號(hào)最高頻率的2倍，才能確保正確進(jìn)行轉(zhuǎn)換，否則已轉(zhuǎn)換的信號(hào)將引起自身混疊，從而導(dǎo)致信號(hào)無法正確表示。因此，ADC需要利用抗混疊濾波器來阻止信號(hào)或噪聲混疊至量化的信號(hào)中。

但是，前文也有提到：頻譜混疊并不是一無是處，相反，在ADC具有寬泛輸入帶寬的情況下，頻譜混疊對(duì)于工程師來說尤其重要。在經(jīng)過周密部署后，混疊可以使用戶在無需借助變頻器的情況下直接轉(zhuǎn)換信號(hào)。怎么實(shí)現(xiàn)呢？我們將頻譜劃分為幾個(gè)區(qū)域，當(dāng)轉(zhuǎn)換器擁有足夠高的帶寬時(shí)，則可將信號(hào)從一個(gè)奈奎斯特頻帶混疊至另一個(gè)頻帶。（如表1）

通信接口選擇

正如所有的外部器件一樣，ADC與DAC也配備了數(shù)個(gè)并行或串行接口選項(xiàng)。通常情況下，較高速器件用并行接口，較低速器件用串行接口。但是，用戶也可以根據(jù)需求自行選擇特殊的接口方式。比如，采用串行接口比采用并行接口可以更輕松地檢測(cè)出固定比特(stuck-atbit)。而實(shí)際上，高速接口可提供多條輸出總線（I和Q）或采用雙數(shù)據(jù)速率（DDR）輸出模式，有些器件甚至可能同時(shí)提供這兩個(gè)選項(xiàng)。提供多條總線或采用DDR輸出模式使用戶能夠保持?jǐn)?shù)據(jù)速率，同時(shí)降低接口所需的運(yùn)行頻率。例如，如果接口的采樣頻率為600MHz，則其輸出頻率僅為采樣頻率的一半——300MHz。

如果時(shí)鐘頻率為75MHz(1/4采樣頻率)并且有兩條可通過DDR對(duì)器件進(jìn)行采樣的數(shù)據(jù)總線，則可非常輕松地執(zhí)行恢復(fù)操作。這類ADC對(duì)輸入時(shí)序要求較為寬松。眾多高速轉(zhuǎn)換器均可利用其I/O中的LVDS信號(hào)，因?yàn)檩^低的電壓擺幅和低電流可降低由其它信號(hào)標(biāo)準(zhǔn)所引發(fā)的耦合性，如LVCMOS等。這種耦合問題會(huì)影響轉(zhuǎn)換器的混合信號(hào)性能。

DAC濾波

大多數(shù)DAC一直將模擬輸出保持到下一個(gè)采樣周期，這將對(duì)輸出頻率域產(chǎn)生良好的效果。用戶將注意到這兩個(gè)圖像均存在于整個(gè)輸出頻譜中，由于在0.5FS時(shí)正弦效應(yīng)將接近4dB(3.92dB)，所有奈奎斯特區(qū)域中的輸出信號(hào)都出現(xiàn)衰減（如圖1所示）。這兩大問題均可利用濾波器來解決。

用戶可以像實(shí)現(xiàn)FIR濾波器一樣輕松實(shí)現(xiàn)正弦校正濾波器。開發(fā)該濾波器最簡(jiǎn)單的方法就是利用下列方程式來繪制正弦衰減特性。

先創(chuàng)建校正因子，該因子是所計(jì)算出衰減系數(shù)的倒數(shù)，然后再執(zhí)行逆傅里葉變換，以獲取所需要設(shè)計(jì)濾波器的系數(shù)。通常情況下，用戶需要采用幾個(gè)抽頭才能實(shí)現(xiàn)該濾波器。表2給出了濾波器的前11個(gè)系數(shù)，同時(shí)圖2還給出了針對(duì)衰減的補(bǔ)償。


性能測(cè)試
眾多這類系統(tǒng)都將利用轉(zhuǎn)換器實(shí)現(xiàn)終端應(yīng)用的具體性能特征，如CDMA或GSM等。為實(shí)現(xiàn)該項(xiàng)性能而進(jìn)行的測(cè)試需要在測(cè)試系統(tǒng)（任意波形生成器、邏輯分析儀、模式生成器、頻譜分析儀等）方面進(jìn)行大量的投入。但是，FPGA高度的可重編程靈活性使用戶能將特定的測(cè)試程序插入至器件中，這樣既可以捕獲并分析ADC的輸出也可以提供DAC激勵(lì)，從而減少對(duì)更多額外測(cè)試設(shè)備的需要。
結(jié)語
總而言之，由于FPGA通常需要與ADC和DAC接口相連，因而對(duì)于任何FPGA工程師（特別是計(jì)劃在設(shè)計(jì)驗(yàn)證與調(diào)試過程中利用FPGA的可重編程靈活性來測(cè)試轉(zhuǎn)換器性能的工程師）來說，庖丁解牛式地了解這些器件參數(shù)，將會(huì)讓您的開發(fā)設(shè)計(jì)事半功倍！