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從FPGA青銅進階到王者，你還差哪些裝備？
FPGA(Field-ProgrammableGateArray)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產物。它作為專用集成電路(ASIC)領域中的一種半定制電路，從上世紀八十年代誕生起，就逐步從簡單的可編程門陣列，發(fā)展成為了有著大量可編程邏輯的復雜片上系統(tǒng)。除了硬件結構之外，F(xiàn)PGA的開發(fā)工具和應用場景也都取得了長足的進步和擴展，尤其是在發(fā)展迅猛的電子通訊行業(yè)。2018年，全球FPGA市場約為60億美金左右，但預計隨著AI、LoT、5G等應用的展開，F(xiàn)PGA的市場容量有望在2025年達到125億美金左右的規(guī)模，年復合增長率10.22%。作為一名FPGAer，面對如此誘人的市場前景，你是否也迫不及待地想撿起一些作戰(zhàn)裝備，成為這個高進入壁壘的領域里的佼佼者呢？那么，你首先得明白：
FPGA開發(fā)≠寫寫代碼即可
FPGA開發(fā)入門雖易，精通卻難。因而，一名優(yōu)秀的FPGA開發(fā)者，就如同一壺美酒，歷久才能彌香。初涉FPGA時，你或許以為：Verilog和VHDL代碼就已經是FPGA開發(fā)的巔峰，畢竟Verilog中的“哪些語句可以綜合、哪些語句不可以綜合”等等，對于一個初學者來說，就已經是一件很“燒腦”的事情了。而當你接觸FPGA久一點，你會發(fā)現(xiàn)：做FPGA開發(fā)不只是寫寫Verilog和VHDL代碼就可以的，而是要用這些硬件語言來設計芯片。當你寫代碼時，腦子里要隨時浮現(xiàn)數(shù)字芯片也就是0/1的翻轉，要能夠逐漸映射出一個個與非門、觸發(fā)器、存儲器，以及他們之間的時序關系，要時時刻刻考慮怎樣設計才能保證面積最小或者延遲最低等等。并且，做任何設計都要考慮時序的優(yōu)化問題。倘若一個設計，代碼簡潔，功能完備，卻唯獨沒有考慮時序，那這個設計也仍然無濟于事。
20多年來，F(xiàn)PGA逐漸從粘合邏輯轉變?yōu)橄到y(tǒng)級角色。最初的FPGA偏向于硬件，主要用于做接口、做通信等。彼時，一個成熟的FPGA工程師不僅要熟悉FPGA，還要了解接口協(xié)議等知識；后來，F(xiàn)PGA開始逐漸用來做算法、做控制等，因此，F(xiàn)PGA工程師還需要學習更高級的語言做仿真和驗證，還要了解如何把算法映射到FPGA的硬件資源或者外設，并如何基于速度、面積和功能做平衡及優(yōu)化。如今，隨著人工智能、機器學習等AI技術和行業(yè)的融合，以及5G帶來的FPGA的新增長引擎，F(xiàn)PGA架構亦與時俱進，更偏向于系統(tǒng)設計了。
在這個無遠弗屆的互聯(lián)時代，面對如此前景可期的FPGA市場，你是不是也已摩拳擦掌，躍躍欲試了呢？別急，進入FGPA王者峽谷之前，先掌握這些秘笈，配齊這些基本裝備吧！王者的進階之路可是一步一個腳印踩出來的！
1
知己知彼，百戰(zhàn)不殆
不少初學者，拿起FPGA器件，不是先去熟悉其構造，而是照本宣科地去編程。其實不然，雖然你深諳數(shù)字電路的書本知識，但你仍得先了解了FPGA內部的結構及設計流程，這樣才能用電路的思想去做FPGA，才能明白為什么寫Verilog的整體思路不同于寫C語言的，才能對怎么去優(yōu)化設計、提高速度、減少資源等，了然于胸。
2
把握主干，思維先行
了解FPGA的結構和欲實現(xiàn)的邏輯功能及設計流程后，你可能又開始糾結：選擇哪種語言好？選擇哪個公司的芯片好......其實，語言只不過是一種表達方式，芯片只不過是一種載體，思維模式才是FPGA設計的靈魂！若沒有邏輯清晰的思維，即使語言運用得再到位，也不過是個硬件開發(fā)語言的“搬運工”！
3
由淺入深，循序漸進
初學代碼時，難免會遇到各種困難。一定要保持良好的心態(tài)，戒急戒躁。比如，面對一個完全陌生的復雜系統(tǒng)，你可以將需要實現(xiàn)的功能逐個拆解，循序漸漸地解決各個問題。每解決完一個問題，總結歸納學習方法，自己動手做Demo，由淺入深的去學習FPGA。切莫做“空想的巨人，實操的矮子”，也許剛開始你的思路并不清晰，但很多思路和靈感是在實操過程中不斷清晰和顯現(xiàn)的。
4
善用模板，融會貫通
FPGA能夠很好地匹配某些圖像處理模式，比如基于固定模板的圖像處理（即二維卷積）。想要高效、高性能的處理復雜的應用，善用模板很關鍵。FPGA內部器件種類相對較單一，而用好模板，就可以高效利用FPGA資源，讓你的邏輯迅速地被綜合成FPGA擅長表達的結構。
“基本裝備”
想要成為一名優(yōu)秀的FPGA開發(fā)人員，需要練好5項基本功：仿真、綜合、時序分析、調試、驗證。而練好這5項基本功，與用好相應的EDA工具是同一過程，對應關系如下：
仿真：Modelsim, Quartus II(Simulator Tool) riple，ISim
綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)，ISE,Vivado
時序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)，ISE,Vivado
調試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)，Chipscope
驗證：Modelsim, Quartus II(Test Bench Template Writer)
另外，掌握HDL語言雖然不是FPGA設計的全部，但是HDL語言對FPGA設計的影響貫穿于整個FPGA設計流程中，與FPGA設計的5項基本功相輔相成。對于FPGA設計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼，用好“HDL語言的驗證子集”，可以完成FPGA設計另外50%的工作——調試驗證。具體來說：第一，搭建驗證環(huán)境，通過仿真的手段可以檢驗FPGA設計的正確性；第二，全面的仿真驗證可以減少FPGA硬件調試的工作量；第三，把硬件調試與仿真驗證方法結合起來，用調試解決仿真未驗證的問題，用仿真保證已經解決的問題不在調試中再現(xiàn)，可以建立一個回歸驗證流程，有助于FPGA設計項目的維護。
而另一方面，練好仿真、綜合、時序分析這3項基本功，對于學習“HDL語言的可綜合子集”也有如下幫助：首先，通過仿真，可以觀察HDL語言在FPGA中的邏輯行為；其次，通過綜合，可以觀察HDL語言在FPGA中的物理實現(xiàn)形式；最后，通過時序分析，可以分析HDL語言在FPGA中的物理實現(xiàn)特性。
總而言之，F(xiàn)PGA設計者的這5項基本功都不是孤立的，必須結合使用才能完成一個完整的FPGA設計流程。反之，通過完成一個又一個完整的設計流程，才能有效地反復練習這5項基本功，逐步提高設計水平。